Laporan Akhir 1 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Vidio Rangkaian

6. Analisa

7. Link Download

Laporan Akhir 1 - Percobaan 1

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

• Modul D'Lorenzo

1.  Panel DL 2203C 
2.  Panel DL 2203D 
3.  Panel DL 2203S

• Jumper

Kabel jumper adalah suatu istilah kabel yang ber-diameter kecil yang di dalam dunia elektronika digunakan untuk menghubungkan dua titik atau lebih dan dapat juga untuk menghubungkan 2 komponen elektronika. Kabel jumper jenis ini digunakan untuk koneksi male to male pada kedua ujung kabelnya.

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Bagian sebelah kanan dari rangkaian diatas merupakan J-K flip Flop sedangkan pada bagaian Kir merupakan rangkaian D Flip Flop. Rangkaian diatas menerima  inputan berupa switch SPDT dan indicator output berupa logic probe. Switch SPDT terhubung pada power dan juga ground, dimana kaki yang terhubung pada power berlogika 1 dan yang terhubung pada ground berlogika 0. Pada percobaan ini input dari Flip Flop divariasikan dan AkAn diamati  output dari masing masing keadaan input yang diberikan.

Pada percobaan 1 ini digunkan IC 74LS112 sebagai J-K flipflop, yang mana memiliki 5 kaki input, yaitu: Set, Riset, J, K dan CLK, dan untuk D flipflop digunkan IC 7474 yang memiliki 4 inputn, yaitu: Set, Riset, D, dan CLK.  Kaki input Set (S) dihbungkan ke Switch B1 dan Reset (R) dihubungkan ke switvh B2 yang keduanya merupakan active low, yang mana akan aktif saat berlogika 0. Untuk kaki input J dihungkan ke switch B2, CLK dihubungkan ke B3, disini clock merupakan active low, yang mana seperti kita ketahui akan aktif saat berlogika 0. Kaki input K dihubungkan ke switch B4. Dan terakhir flip flop ini memiliki 2 output yaitu Q dan Q'.

Yang harus kita perhatikan pertama kali, output dari J-K flip flop adalah kondisi set dan risetnya, dimana saat set aktif maka output dari Q akan berlogika 1 dan Q' akan berlogika kbalikanya yaitu 0. Sebaliknya ketika riset aktif, maka output dari Q akan berlogika 0 dan Q' akan berlogika 1. Untuk kondisi set dan riset keduanya aktif, makan output Q dan Q' kedanya akan berlogika 1. Namun saat set dan riset sama sama tidak aktif, maka yang mempengaruhi output adalah inputan dari J dan K, dan J-K flip flop akan memiliki output sesuai dengan prinsip inputanya masing masing, Hasil percobaan J-K flip flop dengan inputan yang divariasikan dapat dilihat pada jurnal percobaan. 

Disini CLK berkondisi active low, terdapat 4 kondisi. Pertama J-K berinput 0-0 sehingga keadaan Q dan Q' tidak berubah dari keadaan sebelumnya. Kedua J-K berinput 1-0 sehingga keadaan Q dan Q' bernilai 1-0. Ketiga J-K berinput 0-1 sehingga keadaan Q dan Q' bernilai 0-1. Keempat J-K berinput 1-1 sehingga keadaan Q dan Q' berada dalam keadaan Toggle.

Pada bagian kiri merupakan rangkain D flip flop. D flip flop memiliki 4 kaki input, yaitu: Set, Riset, D, dan CLK. Kaki D ihubugkan ke switch B5, kaki CLK dihubungkan ke switch B6, Set besifat aktif low yang dimana akan aktif ketika diberi Inputan 0 atau dihubungkan ke ground. Set dan Riset berisfat aktif low, dimana akan aktif jika dberikan logika 0 atau dihubungkan ke ground. Tetapi pada percobaan ini,  Set dan Reset off atau dihubungkan ke Vcc jadi otput dari Q dan Q' akan dipengaruhi oleh inputan D dan  Clock. Dimana CLK akan menjadi penentu perubahan output terhadap input D yang diberikan. Disini CLK berkondisi active high, sehingga setelah 1 periode dan pulsa bertukar high, output akan bertukar sesuai dengan input D. Nantinya akan terdapat 2 kondisi. Pertama D berinput 0 sehingga keadaan Q dan Q' bernilai 0-1. Kedua D berinput 1 sehingga keadaan Q dan Q' bernilai 1-0. 

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

         

1. Analisalah apa yang terjadi jika B2 dan B3  = clock, B4 (K) = 1, dan gambarkanlah timing diagramnya!

Jawab:

Ketika input B3 dan B2 dihubungkan ke clock, dan input K yaitu B4 diberikan logika 1, maka yang akan terjadi adalah output Q akan selalu berlogika 0 dan output Q' akan selalu berlogika 1. Hal ini dapat terjadi karena kaki CLK B3 merupakan active low, yang mana akan aktif pada logika 0, sehingga kalı J B2 juga akan berlogiko 0. Sehingga disini J akan berlogika 0, sedangkan input K akan berlogika 1 saat CLK pada posir ON, yang akhirnya membuat output dari Q akan selalu berlogika 0 dan output Q' alan selalu berlogika 1.

timing diagramnya:

2. Analisa apa yang terjadi saat B5 dan B6 dihubungkan ke Clock gambarkan timing diagramnya!

Jawab : 

Ketika B5 dan B6 dihubungkan be clock, maka yang akan terjadi adalah, output dari D flip-flop alan sama dengan inputnya, artinya output dari Q dan Q' akan selalu aktif bergantian. Ini karena karakteristik D flip-flop atau Delay flip-flop yang akan menghasilkan input dan output berlogika sama.

timing diagramnya:

7. Link Download [Kembali]

Download HTML Klik Disini

Download Rangkaian Simulasi Klik Disini

Download Video Percobaan pada mdul De Lorenzo Klik Disini

Download Video Percobaan simuasi pada proteus Klik Disini

Download Datasheet IC74LS112A [klik disini]

Download Datasheet IC7474 [klik disini]

Download Datasheet LED [klik disini]