Laporan Akhir 1 Modul 3

Laporan Akhir Percobaan 2



1. Jurnal [Kembali]



2. Alat dan Bahan [Kembali]
A. Alat dan Bahan (Modul De Lorenzo)
        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 
            3. Panel DL 2203C 
            4. Panel DL 2203S
Gambar 2. Modul De Lorenzo

B. Alat dan Bahan (Proteus)

    1.  IC 74LS90
IC ini adalah sebuah IC counter yang mencacah empat bit dari 0000 (desimal 0) sampai 1001 (desimal 9).  Rangkaian dalamnya terdiri dari empat buah flip-flop berderet dan gerbang-gerbang khusus yang digunakan untuk mereset flip-flop. IC ini memiliki empat output, dimana ke empat output ini mencacah/menghitung bilangan Biner dari 1 sampai 9, IC ini bekerja apabila diberi clock pada kaki IC 14, dan di beri tegangan. Untuk menjalankan/ mensimulasikan IC ini maka kita membutuhkan probe sebagai indicator untuk dapat melihatnya.
 
  2. IC 7493
                
                            


       IC 7493 merupakan pencacah biner 4 bit, yang berarti pencacah yang terdiri dari 4 elemen JK flip-flop yang  di-set sebagai toggle flip-fllop dan mampu mencacah 2n , dengan n sama dengan jumlah elemen flip-flop  atau bit. Karena jumlah elemen flip-flop sama dengan 4 buah, maka disebut pencacah 4 bit yang mampu    mencacah 24 = 16. IC 7493 termasuk pencacah asinkron atau tak serempak, sebab pulsa clock yang diberikan tidak secara serempak. Jika keluaran Q sebagai data biner maka keluaran pencacah terdiri dari QA, QB, QC dan QD. Keluaran QD merupakan bit MSB (Most Significant Bit) sedang QA merupakan bit LSB (Last Significant Bit).

  3. Power DC



    4. Switch (SW-SPDT)

    5.  Logicprobe atau LED
Gambar 7. Logic Probe


3. Rangkaian Simulasi [Kembali]







 4. Prinsip Kerja Rangkaian [Kembali]

Percobaan 2 merupakan percobaan Asynchronous Binary Counter, dimana Counter Asyncronous disebut juga Ripple Through Counter atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.

Pada percobaan 2, dirangkai suatu rangkaian counter Asyncronous dengan dua buah IC counter yaitu tipe 74 LS 90 dan 7493, Pada masing-masing IC counter memiliki total input saklar spdt sebanyak 6, IC 74LS90 memiliki 6 inputan dan IC 7493 memiliki 4 inputan. Pada masing-masing IC counter ini akan dikeluarkan output sebesar 4 bit, pada counter 74LS90, output diparalelkan terhadap IC74LS48 decoder 4 to 7 yang terhubung ke seven segment katoda. Sedangkan output counter 7493 diparalelkan terhadap 7448 decoder 4 to 7 yang terhubung ke seven segment katoda, IC 74LS90 akan mengitung atau mengcounter desimal 0-9 yakni dari 0000 - 1001, sedangkan counter 7493 akan menghitung atau mengcounter hexadesimal dari 0-F(15) yakni dari 0000 - 1111.

Perbedaan pada kedua percobaan terletak pada inputanya dimana, pada percobaan 2A, kaki input CKA dan CKB dari counter 74LS90 dan 7493 terhubung ke sinyal clock. Sedangkan pada percobaan 2B, kaki input CKA terhubung ke sinyal clock dan kaki input CKB diumpan balikkan ke output dari kaki QA.

Karena pada rangkaian 2a, input clock (CKA dan CKB ) dirangkai secara bersamaan (synchronous) pada masing-masing IC, sehingga output pada masing-masing IC diperoleh output binary-nya secara acak dengan kenaikan binary yang tidak teratur, sedangkan pada rangkaian 2B input clock CKB diperoleh secara bergilir dari CKA, maka output yang diperoleh dari rangkaian 2B menghasilkan perhitungan yang teratur sesuai perhitungan counter up di mana pada bit pertama sampai terakhir akan diperoleh kenaikan binary yang teratur. 


 5. Video Rangkaian [Kembali]





 6. Analisa [Kembali]

1. Jelaskan perbedaan  percobaan  2a  dan degan  percobaan  2b
Jawab:
Percobaan 2a  dan 2b merupakan percobaan Asynchronous binary counter. Perbedaan percobaan 2a dan 2b adalah terletak pada inputan CKB dari masing masing IC nya, pada percobaan 2a input CKA dan CKB dari kedua Icnya diparallelkan lalu terhubung ke clock. Sedangkan pada percobaan 2b Inputan CKB nya merupakan umpan balik atau feedback dan kaki output Q0 masing-masing ICnya yang nilainya berubah sesuai dengan nilai  inputan CKA yang dihubungkan ke  clock. Perbedan ini menghasiluan output yang berbeda untuk  percobaan  2a  dan 2b . Pada percobaan 2a output yang dihasilkan merupakan counter up dengan perhitungan yang mlainya tidak berurut atau acak, sedanguan Pada percobaan 2b dihasilkan outpat berupa Counter up dengan perhitungan yang berurut yaitu untul ic 74LS90 maximum perhitungan 9 atau perhitunganya decim al, dan untuk IC 7493 perhitungan maximumnya F(15) atau hexadeamal.

2. Mengapa  terjadi  perbedaan  output pada  percobaan  2a dan 2b
Jawab:
Terjadi perbedaan output pada percobaan sa dan 2b. Untuk percobaan 2a, output yang dihasilkan berupa Counter up dengan nilai yang acak, sedangkan untuk percobaan 26 outputnya berupa counter up dengan  nilai  yang teratur. Perbedaan output  in i  terjadi  karena  pada percoban  2a  rangkaian antara  CKA dan  CKB  dalam  keadaan  synchronous counter dan setelah input CKB rangkaian dalam keadaan Asynchronous counter. Namun pada percobaan 2b kedua IC berada pada keadaan Asynchronous counter karena inputan CKB merupakan feedback atau umpan balik dar nilai output Q0. Hal ini yang akhirnya menyebabkan perbedaan output percobaan 2a dan 2b.


7. Link Download [Kembali]

at No comments:

Laporan Akhir 2 Modul 3

Laporan Akhir Percobaan 3




1. Jurnal[Kembali]






2. Alat dan bahan[Kembali]
 A. Alat dan Bahan (Modul De Lorenzo)
        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 
            3. Panel DL 2203C 
            4. Panel DL 2203S
Gambar 2. Modul De Lorenzo
      
    B. Alat dan Bahan (Proteus)

    1.  IC 74193

    IC up/down counter yang mencacah dari 0000 s/d 1111 biner atau 0 s/d 15 desimal. Pada Gambar 1 diperlihatkan diagram koneksi kaki IC 74192 yang disebut Synchronous 4-Bit Up/Down Decade Counter dalam lembar datanya.

 
  2. IC 74192

            



     IC 74192 adalah rangkaian terpadu yang berfungsi sebagai penghitung up/down synchronous 4-bit. Dengan empat input paralel untuk memasukkan data 4-bit dan input kontrol untuk mengatur operasi penghitungan, IC ini memberikan fleksibilitas dalam menghitung naik atau turun. Dengan kecepatan dan keandalan yang tinggi, IC 74192 dapat digunakan dalam berbagai aplikasi penghitungan yang membutuhkan presisi dan sinkronisasi output.

  3. Power DC



    4. Switch (SW-SPDT)

    5.  Logicprobe atau LED
Gambar 7. Logic Probe

3. Rangkaian Simulasi[Kembali]

Percobaan 3a




4. Prinsip Kerja[Kembali]

Pada percobaan 3a yang merupakan percobaan syncronous counter, digunakan 2 buah counter yakni IC 74193 dan 74192 yang outputnya dihubungkan ke LED dan kaki inputnya dihubungkan ke switch. Pada IC 74193 dan IC 74192 kaki D0, D1, D2, dan D3 terhubung ke switch B4, B5, B6, B7, pada kaki UP terhubung ke switch B1, pada kaki DN terhubung ke kaki B2, pada kaki PL terhubung ke kaki B3 dan kaki MR terhubung ke BO. Pada IC 74193 akan menghitung bilangan biner dari 0-15 yakni dari biner 0000-1111, dan pada IC 74192 akan menghitung bilangan biner dari 0-9 yakni 0000 - 1001

 Pada percobaan 3a, kondisi PL aktif, maka Kedua IC Output dipengaruhi oleh nilai dari PL dimana inputan D0,D1,D2,D3 akan mempengararuhi output dan tidak dapat melakukan counter secara otomatis.

Pada percobaan 3b Kedua IC Output dipengaruhi oleh  nilai dari Clock dan Inputan D0,D1,D2,D3 dengan kondisi dimana Output akan dipengaruhi Oleh inputan Clock saat PL tidak aktif dan Output akan di pengaruhi oleh Inputan D0,D1,D2,D3 saat PL aktif (dihubungkan ke Ground)

ika ingin mmelakukan perhitungan atau counter salah satu dari kaki UP atau DN harus aktif. jika keduanya terhubung dengan sinyal clock maka tidak akan terjadi counter. Jika kaki UP yang aktif maka akan menghasilkan counter UP, dimana perhitungan akan dilakukan secara increase atau bertambah dari yang nilainya kecil ke yang nilainya besar. Sebaliknya jika kaki DN yang aktif maka akan menghasilkan counter DOWN, dimana perhitunganya akan decrease, aau berkurang dari yang nilainya tinggi ke yang nilainya rendah.

Pada kaki ouput terdapat Q0, Q1, Q2, dan Q3. Q0 merupakan LSB atau Least Significant Bit atau bit yang pengaruhnya paling kecil, sedangkan Q neupakan MSB atau Most Significant Bit, merupakan bit dengan pengaruh paling besar. 

Selain itu tersapat juga kaki TCU dan TCD, yang dapat dignakan ada counter syncronus yang bisa dihubungkan dengan IC lainya.

Terakhi terdapat kaki MR atau Master Riset, yang jika diaktifkan akan mereset, dan nilai outputnya menjadi 0.

   5. Video Percobaan[Kembali]



6. Analisis[Kembali]

1.Jelaskan perbedaan percobaan 3a dan 3b?
Jawab :
    Perbedaan antara percobaan 3a dan 3b, adalah penggunaan gerbang OR pada percobaan 3b yang tidak ada pada percobaan 3a. Dimana Pengaruh gerban OR pada Percobaan 3b adalah untuk memberikan kondisi Counter UP atau Counter DOWN Pada masing-masing gerbang OR salah satu kaki inputanya diberi inputan Clock, sedangkan kaki inputan lainya terhubung ke kaki S1 dan S2 Inputan S1 dihubungkan ke kaki gerbang OR dengan mengumpankan output ke kaki UP pada IC couter, sedanglian iputan saklar S2 dihubungkan ke gerbang OR dengan mengumpankan output pada kaki DN.

Sehingga apabila S1 berlogika 1 dan S2 berlogika 0 maka akan menghasilkan counter Down atau kaki DN aktif, sedangkan apabila s1 borlogika 0 dan s2 borlogika 1 maka kaki UP aktif dan menghasilan couter UP.

2. Mengapa pada saat PL aktif tidak dapat counter secara otomatis!
jawab :
PL  atau  Parallel  loud saat  dalam   k o ndis i  aktif  akan   mengak tifk a n  inputan D 0 ,D1, D2 ,D3  s eh ingga inputan D ini akan mempengaruhi nilai output dari masing masing IC dan sinyal clock tidak dapat memberi pengaruh untuk mencounter secara otomatis.   
    
3. Mengapa pada saat PL mati inputan B1-B4 dont care !
jawab
karena pada saat PL mati, inputan B1-B4 juga tidak aktif dan tidak dapat mempengaruhi output, yang akan mempengaruhi output adalah inputan clock

7. Download[Kembali]







at No comments:

Tugas Pendahuluan 2 Modul 3




1. Kondisi [Kembali]
Percobaan 3 Kondisi 8
Buatlah rangkaian seperti gambar percobaan 3.b, ganti probe menjadi seven segment

2. Gambar Rangkaian Simulasi [Kembali]


 3. Video Simulasi [Kembali]


 4. Prinsip Kerja [Kembali]
Pada rangkaian ini digunakan 8 buat saklar SW-SPDT yang nantinya dihubungkan ke kaki kaki IC sebagai inputan, terdapat dua buah gerbang OR, dan satu buah inputan clock, pada percobaan ini digunakan dua buah tipe IC yaitu  IC 74193 dan IC 74192, selanjutnya pada bagian output digunakan seven segment sebagai indikator, disini saya juga menambahkan logic probe pada masing masing kaki output, untuk memudahkan melihat kaki output mana yang berlogika 1 dan yang mana berlogika 0.

Masing masin IC pada percobaan ini memiliki 4 inputan, yaitu; D0, D1, D2, dan D3.untuk menghasilkan perubahan output melalui kaki D,maka kita harus mengaktifkan kaki Pl atau Paralel Loud yang merupakan active low, jadi kaki Pl harus diberikan logika 0, jika kaki PL tidak aktif atau berogika 1, maka output hanya akan dpengaruhi oleh inputan clock

Jika ingin mmelakukan perhitungan atau counter salah satu dari kaki UP atau DN harus aktif. jika keduanya terhubung dengan sinyal clock maka tidak akan terjadi counter. Jika kaki UP yang aktif maka akan menghasilkan counter UP, dimana perhitungan akan dilakukan secara increase atau bertambah dari yang nilainya kecil ke yang nilainya besar. Sebaliknya jika kaki DN yang aktif maka akan menghasilkan counter DOWN, dimana perhitunganya akan decrease, aau berkurang dari yang nilainya tinggi ke yang nilainya rendah.

Pada rangkaian ini kaki UP yang aktif mendapat sinyal clock, jadi counter disini merupakan counter UP, dapat kita lihat pada oututnya nilainya itu bertambah, perbedaan antara kedua IC adalah nilai mksimum perhitungannya, dimana IC 7419K merupakan IC dengan perhitungan Hexadecimal dengan nilai maksimuk F, dan untuk IC 74192 meupakan IC dengan perhitungan decimal dengan nilai maksimum 9. 

Pada kaki ouput terdapat Q0, Q1, Q2, dan Q3. Q0 merupakan LSB atau Least Significant Bit atau bit yang pengaruhnya paling kecil, sedangkan Q neupakan MSB atau Most Significant Bit, merupakan bit dengan pengaruh paling besar. 

Selain itu tersapat juga kaki TCU dan TCD, yang dapat dignakan ada counter syncronus yang bisa dihubungkan dengan IC lainya.

Terakhi terdapat kaki MR atau Master Riset, yang jika diaktifkan akan mereset, dan nilai utputya akan menjadi 0. 

 5. Link Download [Kembali]
Download HTML Klik Disini
Dwnload rangkaian percobaan Klik Disini
Download video percobaan Klik Disini
Download data sheet IC 74193 Klik Disini
Downloa data sheet IC 74192 Klik Disini
Download data sheet switch SW-SPDT Klik Disini
Download data shee seven segment Klik Disini
Download data sheet logic probe Klik Disini
at No comments:

Tugas Pendahuluan 1 Modul 3




1. Kondisi [Kembali]
Percobaan 2 Kondisi 6
Buatlah gambar seperti percobaan 2, ganti probe dengan LED, biasa dan ubah bsar sumber menjadi 3.3V

2. Gambar Rangkaian Simulasi [Kembali]



 3. Video Simulasi [Kembali]


 4. Prinsip Kerja [Kembali]
Pada Percobaan 2 Kondisi 6 ini, kita dminta membuat rangkaian percobaan 2 dan mengganti indikator output dengan LED, serta sumber tegangan menjadi 3.3 V

Pada rangkaian ini terdapat 2 buah IC yaitu 74LS90 dan 7493, dan terdapat 6 buah swtich, 1 buah input clock yang terhubung secara paralel untuk masing masing IC pada inputan CKA dan CKB, dan sumber tegangannya diubah menjadi 3.3 V.

Ketika rangkaian ini di running, dapat dilihat perubahan output dari LED yang aktif, perubahan ini dipengaruhi nilai input clock pada CKA dan CKB pada masin masing IC. Untuk input CKA hanya mempengaruhi output  Q0 sedangkan CKB mempengaruhi output Q1, Q2 dan Q3. Disini juga terdapat 4 buah tombol reset, untuk R0(1) dan R0(2) merupakan gerbang gate, pabila keduanya aktif low, maka keduanya tidak berfungsi, jika keduanya aktif mreka dapat menjalankan fungsi setnya. Begitu juga dengan R9 saat R9(1) dan R9(2) diaktifkan, akan menjalankan fungsi resetnya. 

Jika R0 aktif, rest menjadi 0000 atau desimalnya 0
jika R9 aktif reset menjdi 1001 desimalnya 9

5. Link Download [Kembali]
Download HTML Klik Disini
Download file rangkaian Klik Disini
Download video percobaan Klik Disini
Download data sheet swtch Klik Disini
Download data sheet IC 74LS90 Klik Disini
Download data sheer IC 7493 Klik Disini

at No comments:

MODUL III COUNTER







1. Tujuan [Kembali]
1. Merangkai an menguji operasi logika dari counter asyncron dan counter syncronous
2. Merangkai dan Mneguji aplikasi dari sebuah counter

2. Alat dan Bahan [Kembali]

  1. Panel DL 2203D 
  2. Panel DL 2203C 
  3. Panel DL 2203S 
4. Jumper

3. Dasar Teori [Kembali]
Counter  


Counter  adalah  sebuah  rangkaian  sekuensial  yang  mengeluarkan  urutan statestate tertentu, yang merupakan aplikasi dari pulsa-pulsa inputnya. Pulsa input dapat berupa pulsa clock atau pulsa yang dibangkitkan oleh sumber eksternal dan muncul pada interval waktu tertentu. Counter banyak digunakan pada peralatan yang berhubungan  dengan  teknologi  digital,  biasanya  untuk menghitung  jumlah kemunculan  sebuah  o kejadian/event  atau  untuk menghitung  pembangkit  waktu. Counter yang mengeluarkan urutan biner dinamakan Biner Counter. Sebuah n-bit binary counter terdiri dari n buah flip-flop, dapat menghitung dari 0 sampai 2n - 1 . Counter secara umum diklasifikasikan atas counter asyncron dan counter syncronous.   

a. Counter Asyncronous   
Counter  Asyncronous  disebut  juga Ripple Through  Counter  atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop  yang  paling  ujung  saja  yang  dikendalikan  oleh  sinyal  clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.

 

Gambar 3.3 Rangkaian Counter Asyncronous
   
 
b. Counter Syncronous   
Counter syncronous disebut sebagai Counter parallel, output flipflop yang digunakan bergulingan secara serempak. Hal ini disebabkan karena masing-masing flip- flop tersebut dikendalikan secara serempak oleh sinyal clock.

 

Gambar 3.4 Rangkaian Counter Syncronous


at No comments:
Subscribe to: Posts (Atom)

MODUL 2

[KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Pendahuluan 2. Tujuan 3. Alat dan Bahan 4. Dasar Teori 5. Percobaan Percobaan ...

  • MODUL 2
    [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Pendahuluan 2. Tujuan 3. Alat dan Bahan 4. Dasar Teori 5. Percobaan Percobaan ...
  • Tugas Pendahuluan 1 Modul 4
    [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Kondisi 2. Gambar Rangkaian Simulasi 3. Video Simulasi 4. Prinsip Kerja 5. Li...
  • MODUL III COUNTER
    [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Tujuan 2. Alat dan Bahan 3. Dasar Teori 4. Percobaan Percobaan A. Tugas...