Percobaan 1 Kondisi 8
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=0, B2=1, B3=don't care, B4=don't care, B5=0, B6=don't care.
3. Video Simulasi [Kembali]
4. Prinsip Kerja [Kembali]
Rangkaian sebelah kanan merupakan rangkaian J-K Flip Flop, J-K Flip-flop merupakan flipflop yang tidak memiliki kondisi terlarang atau yang berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya. Karakteristik dari J-K Flip Flop adalah memiliki 2 input, memiliki kondisi berlawanan, terdapat kondisi tetap dan tidak memiliki kondisi terlarang. Pada rangkaian J-K Flip Flop diatas kaki R (reset) dihubungkan ke B0, dan diberi input SW-SPDT berlogika 0. Untuk kaki S (set) diberi input SW-SPDT B1 berlogika 0. Untuk kaki J diberi input SW-SPDT B2 dengan logika 1, untuk clk dihubungkan ke SW-SPDT dimana posisi clock disini adalah aktif low, dimana dia akan aktif jika bernilai 0. Selanjutnya, untuk kaki K diberi input SW-SPDT B4 dengan logika 1. Untuk mensimulasikan rangkaian ini, hal yang harus diperhatikan adalah posisi clocknya, apakah aktif high atau aktif low. Karena clock disini aktif low, maka rangkaian ini akan aktif pada inputan bernilai 0. Dapat dilihat bahwa seperti yang sudah dijelaskan sebelumnya, bahwa yang berlogika 0 adalah di kaki S, sehingga S menjadi aktif. Dengan aktifnya S ini, maka membuat output Q berlogika 1, sedangkan untuk Q' bernilai kebalikan dari Q yaitu 0. Sedangkan untuk J dan K, tidak aktif karena berlogika 1, sedangkan syarat aktif berdasarkan clocknya tadi adalah 0. Jadi yang berperan penting disini adalah S dan K karena inputan S bernilai 0 yang berarti aktif, sehingga untuk outputnya berlogika 1 untuk Q dan 0 untuk Q'.
Rangkaian sebelah kiri merupakan rangkaian D Flip Flop, D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S . Perbedaan dengan R-S flip-flop terletak pada inputan R, dan D Flip-flop inputan R terlebih dahulu diberi gerbang NOT. Untuk rangkaian D flip flop, kaki D diberi input SW-SPDT B5, dengan input berlogika 0. Kemudian kaki clock diberi input SW-SPDT B6 dengan logika 1. Seperti yang sudah diketahui bahwa sebelumnya, rangkaian merupakan aktif low, dimana inputnya bernilai 0. Dan yang bernilai 0 pada inputan disini adalah S dan D. Disini yang paling diperhitungkan sekali adalah kondis S dan R nya, sehingga untuk hasil output yang dihasilkan, dominan diambil dan didasari pada S, karena dia bernilai 0. Untuk menandakan dia aktif adalah dihasilkannya output yang bernilai 1. Dimana untuk outputnya sendiri bernilai Q=1 dan untuk Q'=0.
Jadi dapat disimpulkan bahwa, pada kondisi ini terlihat bahwa untuk rangkaiannya akan aktif pada kondisi low (aktif low). Sehingga untuk input yang bernilai 0 akan aktif, sehingga terlihat nantinya output yang dihasilkan bernilai 1, yaitu Q=1, sedangkan untuk komplemennya sendiri bernilai 0, yaitu Q'=0.
No comments:
Post a Comment